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FPGA 学习小组
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软件无法识别jed文件 张彪1 2022-11-8 01014 张彪1 11-08 23:49
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找开发EtherCat主站的设计人员 YsjTH 2021-8-19 01739 YsjTH 08-19 15:30
[无满意答案] 数据在QAM调制及经过DA变换之后是阶梯型的波吗? 王利祥 2021-6-24 212740 王利祥 06-24 11:05
[无满意答案] 关于有符号,无符号数,原码补码之间的运算 张波 2021-6-24 413940 张波 06-24 10:00
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[无答案] 为什么使用XceliummAIn18进行数字后仿会发生故障? 李敏 2021-6-24 011941 李敏 06-24 09:07
[无满意答案] verilog写好之后,sdc约束文件到底该怎么确定? 477289 2021-6-24 42401 477289 06-24 06:09
[无答案] 求大佬分享chisel的资料 李勇 2021-6-23 011118 李勇 06-23 17:56
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[无满意答案] 请问一下可以把VCD文件转成VEC文件用于spice仿真吗? 手托初梦 2021-6-23 12744 手托初梦 06-23 16:55
[无满意答案] 代码问题求解:DEFAULT branch of CASE statement cannot be reached是怎么造成的? 恩可口 2021-6-23 313366 恩可口 06-23 15:49
[无满意答案] ieee.std_logic_signed.all和ieee.std_logic_unsigned.all同时用出现报错怎么解决? CDCNKA 2021-6-23 12470 CDCNKA 06-23 15:46
[无满意答案] 请问正点原子MDIO测试试验烧不到自己的板子是为什么? 陈静 2021-6-23 41305 陈静 06-23 15:29
[无满意答案] 子模块的generated clock是否需要和其它子模块进行balance? 张伟 2021-6-23 28521 张伟 06-23 14:28
[无满意答案] 请问一下不同模块之间信号交互的类型都有哪些 吴湛 2021-6-23 28126 吴湛 06-23 14:25
[无满意答案] 使用Python MyHDL有哪些注意事项? 张娜 2021-6-23 110330 张娜 06-23 14:10
[无满意答案] 写约束时set_max_transition是不是在库元件的允许范围内,设置比较大的值比较合适? 李春梅 2021-6-23 31079 李春梅 06-23 13:46
[无满意答案] mem_sizes设置成4M就会仿真不出来,2M的话就可以仿真成功,这是为什么?怎么解决? 王越建 2021-6-23 26934 王越建 06-23 13:43
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